WWW.DISSERS.RU

БЕСПЛАТНАЯ ЭЛЕКТРОННАЯ БИБЛИОТЕКА

   Добро пожаловать!


Pages:     | 1 |   ...   | 5 | 6 || 8 | 9 |

• При каких логических уровнях входных сигналов JK -триггер устанавливается в единичное состояние • При каких логических уровнях входных сигналов JK -триггер устанавливается в нулевое состояние • Имеется ли запрещенная комбинация входных информационных сигналов для JK -триггера • При каких логических уровнях входных сигналов JK триггер осуществляет сохранение своего состояния • При какой комбинации сигналов на J и K входах JK -триггер изменяет свое состояние на противоположное по срезу синхросигнала 7.7. С учетом данных эксперимента и ответов на вопросы п.

7.6. заполнить таблицу истинности JK - триггера (табл. 5.6).

Таблица 5.Установившееся логическое Подаваемая логическая комбинация состояние на выходах после входных сигналов подачи входных сигналов (момент времени t) (момент времени t+1) t+Qt +1 Q C J K 0 Х Х 1 Х Х 0 0 1 1 7.8. Завершить работу, закрыв программу Electronics Workbench не сохраняя файлов с результатами моделирования. (File Revert to Saved… ОК) Содержание отчета 1. Цель работы 2. Программа работы 3. Принципиальные электрические схемы всех лабораторных установок.

4. Временные диаграммы и таблицы с экспериментальными данными.

5. Краткие выводы по работе.

Контрольные вопросы При допуске к лабораторным работам:

1. Какая цель и программа работы 2. Какое назначение и область применения логических элементов 3. Что такое логическое сложение, умножение и отрицание 4. Какие уровни напряжения соответствуют логическому нулю и логической единице 5. Как условно обозначаются логические элементы на электрических принципиальных, функциональных и структурных схемах 6. Чем отличается триггер от комбинационной схемы 7. Какой триггер называется асинхронным 8. Какой триггер называется синхронным 9. Чем отличаются статические триггеры от динамических 10. Чем отличаются однотактные триггеры от двухтактных 11. При каких логических уровнях входных сигналов асинхронный RS -триггер с инверсными входами устанавливается в единичное состояние 12. При каких логических уровнях входных сигналов асинхронный RS -триггер с инверсными входами устанавливается в нулевое состояние 13. Какая комбинация входных сигналов является запрещенной для асинхронного RS-триггера с инверсными входами При защите лабораторной работы необходимо ответить на все вышеперечисленные вопросы и, кроме того:

1. Какая комбинация входных сигналов является запрещенной для синхронного RS-триггера с прямыми входами 2. При каких логических уровнях входных сигналов синхронный RS - триггер с прямыми входами устанавливается в единичное состояние 3. При каких логических уровнях входных сигналов синхронный RS - триггер с прямыми входами устанавливается в нулевое состояние 4. При каких логических уровнях входных сигналов синхронный RS -триггер с прямыми входами сохраняет свое состояние 5. При каких логических уровнях входных сигналов JK -триггер устанавливается в единичное состояние 6. При каких логических уровнях входных сигналов JK -триггер устанавливается в нулевое состояние 7. Имеется ли запрещенная комбинация входных сигналов для синхронного JK -триггера 8. Начертите схему асинхронного RS -триггера с инверсными входами и объясните ее работу.

9. Начертите схему синхронного RS -триггера с прямыми входами и объясните ее работу.

10. Начертите схему JK -триггера на логических элементах nИ-НЕ. и объясните ее работу.

11. Составьте таблицу состояний (истинности) для асинхронного RS -триггера с инверсными входами.

12. Составьте таблицу состояний (истинности) для синхронного RS -триггера с прямыми входами.

13. Составьте таблицу состояний (истинности) для JK -триггера.

Тема D- и T- ТРИГГЕРЫ Теоретические сведения Среди синхронных триггеров важное место занимают синхронные D -триггеры (или, как их часто называют триггеры задержки). Имеется две их разновидности – статические D -триггеры и динамические D -триггеры.

Условное графическое обозначение (УГО) статического синхронного D -триггера приведено на рис. 6.1.

DDQ D T D _ Q C C Рис. 6.1. УГО синхронного статического D -триггера Синхронный статический D -триггер имеет один информационный вход D и один синхровход C. В момент подачи на синхровход C логической "1" триггер устанавливается в состояние Q = D. При нулевом сигнале на синхровходе состояние триггера не изменяется, триггер находится в режиме хранения.

У синхронного D -триггера отсутствует режим разрыва внутренней положительной обратной связи, поэтому. все комбинации входных сигналов являются допустимыми.

Закон функционирования синхронного статического D -триггера описывается таблицей истинности (табл. 6.1). В ней чеt рез Qt и Q обозначены выходные логические уровни сигналов триггера до установки комбинации входных сигналов (исходное соt+стояние), а через Qt+1 и Q – состояние триггера после установки указанной комбинации входных сигналов. Буква «Х» означает любой логический уровень сигнала.

Таблица 6.Установившееся логическое Подаваемая логическая комбинация состояние на выходах после входных сигналов подачи синхросигнала (момент времени t) (момент времени t+1) t+Qt+1 Q C D t 0 X Qt Q 1 0 0 1 1 1 Динамический D -триггер, так же как и синхронный статический, имеет один информационный вход D и один синхровход C (см. рис. 6.2), но на уровни синхросигнала C он реагирует по другому.

Закон функционирования динамического D -триггера описывается таблицей истинности (табл.6.2). D -триггер является двухтактным, поэтому изменение либо подтверждение его состояния происходит после изменения сигнала на синхровходе C с высокого логического уровня на низкий (1 0) или, как говорят, по срезу синхроимпульса. При неизменном уровне сигнала на синхровходе C динамический D -триггер своего состояния не изменяет и работает в режиме хранения. Срабатывание динамического D -триггера по срезу в таблице истинности обозначается знаком « », а на его УГО – косой чертой на синхровходе C.

Реагирование на перепад синхросигнала C достигается благодаря тому, что любой динамический D -триггер состоит из двух однотактных синхронных триггеров – ведущего (master) и ведомого (slave). Ведущим триггером является синхронный D -триггер, а ведомым – синхронный RS -триггер. Установка состояния ведущего триггера происходит в первом такте а установка ведомого – во втором такте. После изменения уровня сигнала на синхровходе C с высокого на низкий в ведомый триггер перезаписывается состояние ведущего триггера.

DDD Q TT D _ C Q C Рис. 6.2. УГО динамического D -триггера.

Таблица 6.Установившееся логическое Подаваемая логическая комбинация состояние на выходах после входных сигналов подачи входных сигналов (момент времени t) (момент времени t+1) C D Qt+1 Qt+t 0 Х Qt Q t 1 Х Qt Q 0 0 1 1 DDQ TT C C _ Q Рис. 6.3. УГО T - триггера.

К числу динамических триггеров относятся и T - триггеры. Их условное графическое изображение приведено на рис. 6.3. Закон функционирования T -триггера достаточно прост. Триггер изменяет свое выходное состояние на противоположное по срезу импульса на синхровходе C (см. табл. 6.3). При любых постоянных логических уровнях сигнала на синхровходе C T -триггер работает в режиме хранения.

Таблица 6.Установившееся логическое Подаваемый логический уровень состояние на выходах после синхросигнала подачи синхросигнала (момент времени t) (момент времени t+1) C Qt+1 Qt+t Qt Q t Qt Q t Qt Q T - триггеры широко используются как делители частоты на 2.

Они являются составной частью цифровых счетчиков. Однако промышленностью в интегральном исполнении T -триггеры не выпускаются. Их реализуют обычно на основе интегральных динамических D -триггеров или JK -триггеров.

Модельный эксперимент Цель работы 1. Приобрести навыки моделирования и экспериментального исследования с помощью пакета программ Electronics Workbench:

1.1. Статического синхронного D -триггера на базовых логических элементах 2И-НЕ TTL- логики.

1.2. Динамического D -триггера на базовых логических элементах 2И-НЕ TTL- логики.

1.3. T -триггера (счетного триггера) на основе динамического D -триггера на базовых логических элементах 2И-НЕ TTL- логики.

2. Закрепить теоретические знания, полученные на лекциях и самостоятельных занятиях.

Программное обеспечение, приборы и элементы 1. Пакет моделирующих программ Electronics Workbench v.5.12, работающих в среде операционной системы Windows 98, Windows XP или Windows 2000. Путь запуска программы Electronics Workbench: «рабочий стол Windows» папка «Учебный процесс» ярлык.

2.Файл s_2d(2И-НЕ).ewb со схемой установки для исследования динамического D - триггера.

3. Файл D+T.ewb с набором приборов и элементов для выполнения лабораторной работы «Исследование D и T-триггеров».

4. Файл t(2d(2И-НЕ)).ewb со схемой установки для исследования T -триггера.

5. Двухвходовые логические элементы 2И-НЕ TTLлогики типа TTL и TTL*. Путь выбора: группа логических компонентов Logic Gates 2-Input NAND Gate Library «Dor1» models «TTL» и «TTL*».

6. Источник питания «логическая единица» +Vcc, выдающий напряжение +5В. Путь выбора: группа компонентов источников Sources +Vcc Voltage Source) 7. Переключатели, управляемые назначенными клавишами. Путь выбора: Группа базовых компонентов Basic Switch. Назначение клавиш (Key) производится через окно свойств элемента (Switch Properties) 8. Логические пробники, имеющие напряжение срабатывания 2,4 В, что соответствует минимальному значению сигнала логической единицы цифровых интегральных микросхем TTL-логики.

Путь выбора: группа компонентов индикаторные приборы Indicators Red Probe.

9. Заземление. Путь выбора: группа компонентов источников Sources Ground.

Программа работы 1. Изучить подлежащие исследованиям схемы моделируемых триггеров лабораторной установки.

2. Ознакомиться с типами и моделями элементов, применяемых в схемах триггеров, уяснить пути их выбора и задания параметров.

3. На рабочем поле программы Electronics Workbench v.5.12 собрать схему и произвести исследование статического синхронного D -триггера, реализованного на четырех логических элементах 2ИНЕ.

4. На рабочем поле программы Electronics Workbench v.5.12 собрать схему и произвести исследование динамического D -триггера, реализованного на восьми логических элементах 2И-НЕ.

5. На рабочем поле программы Electronics Workbench v.5.12 собрать схему и произвести исследование T - триггера, реализованного на основе динамического D -триггера.

Порядок проведения работы 1. Ознакомиться с методическими указаниями по выполнению работы и правилами техники безопасности.

2. Расписаться в журнале по технике безопасности и получить разрешение на проведение лабораторной работы.

3. Запустить программу Electronics Workbench щелчком мыши по ее ярлыку, находящемуся на рабочем столе компьютера в папке «Учебный процесс».

4. Провести исследования работы статического синхронного D -триггера.

Схема статического синхронного D -триггера, реализованного на четырех логических элементах 2И-НЕ. приведена на рис. 6.4. Он состоит из асинхронного RS -триггера с инверсными входами на логических элементах DD3 и DD4 и инвертирующих цифровых ключей на логических элементах DD1 и DD2. Эти ключи управляют подачей сигналов сброса и установки на информационные входы RS -триггера. При C = 0 эти ключи закрыты.

Для проведения исследований выполнить следующую последовательность действий:

4.1. На рабочем поле программы Electronics Workbench v.5.собрать схему статического синхронного D -триггера, реализованного на четырех логических элементах 2И-НЕ (см. рис. 6.4).

Модели логических элементов (в соответствии со схемой TTL или TTL*) выбрать из библиотеки Dor1 во вкладке Models их свойств 2-Input NAND Gate Properties.

Рис. 6.4. Схема установки для исследования статического синхронного D - триггера Задать управляющие клавиши для ключей SB1 и SB2. Для этого поочерёдно войти в их диалоговые окна Switch Properties и в окошке Key вкладки Value задать управляющие клавиши «D » для ключа SBи «C » для ключа SB2. Теперь клавишами «D » и «C » можно замыкать и размыкать соответствующие им ключи.

4.2. Включить лабораторную установку, используя переключатель в правом верхнем углу окна программы Electronics Workbench v.5.12.

4.3. Зафиксировать и отметить на графиках рис. 6.5 логические уровни выходных сигналов Q и Q триггера при различных комбинациях логических сигналов на информационном входе D и синхровходе C. Красный цвет индикаторов соответствует высокому уровню напряжения (+5В – уровень логической единицы), а белый – низкому (0В – логический ноль). Комбинации входных сигналов набирать при помощи ключей SB1 и SB2 последовательно в соответствии с временными диаграммами на рис. 6.5.

D t С t Q t _ Q t Рис. 6.5. Временные диаграммы работы статического синхронного D -триггера.

4.4. Заполнить по результатам эксперимента таблицу истинности статического синхронного D -триггера (табл. 6.4). Для этого проанализировать полученные данные и получить ответы на следующие вопросы:

• При каких логических уровнях сигналов на входах статический синхронный D -триггер устанавливается в единичное состояние • При каких логических уровнях сигналов на входах статический синхронный D -триггер устанавливается в нулевое состояние • При каких логических уровнях входных сигналов статический синхронный D -триггер осуществляет сохранение своего состояния 4.5. Завершить работу, закрыв программу Electronics Workbench не сохраняя файлов с результатами моделирования. (File Revert to Saved…. ОК) Таблица 6.Установившееся логическое Подаваемая логическая комбинация состояние на выходах после входных сигналов подачи входных сигналов (момент времени t) (момент времени t+1) t+Qt +1 Q C D 0 X 1 1.

5. Провести исследования работы динамического D -триггера, реализованного на логических элементах 2И-НЕ.

Схема динамического D -триггера приведена на рис. 6.6. В ней имеется два синхронных триггера с прямыми входами. На элементах DD1...DD4 реализован ведущий D -триггер (master), а на элементах DD5...DD8– ведомый (slave) RS -триггер. Запись в ведущий триггер происходит по высокому логическому уровню сигнала на синхровходе (C = 1). В это время ведомый триггер сохраняет свое состояние вследствие закрытых ключей DD5, DD6. При изменении сигнала на синхровходе C на противоположное (1 0) ведущий триггер переходит в режим хранения, так закрываются ключи DD1, DD2. В это же время, благодаря открытию ключей DD5, DD6, происходит перезапись выходных сигналов ведущего триггера в ведомый. Последующее изменение уровня логического сигнала на синхровходе C с нуля на единицу (0 1) переводит ведомый триггер в режим хранения, а ведущий – в режим записи.

Для проведения исследований выполнить следующую последовательность действий:

5.1. Из программы Electronics Workbench открыть файл «s_2d(2И-НЕ).ewb» со схемой установки для исследования динамического D - триггера. Путь открытия файла: File Open в открывшемся окне «Open Circuit File» двойным щелчком левой клавиши мыши открыть папку «2102» выбрать файл «s_2d(ИНЕ).ewb» нажать кнопку «Открыть».

Рис. 6.6. Схема установки для исследования динамического D - триггера.

5.2. Сохранить открытый файл под именем «№ компьютера_s_2d(И-НЕ).ewb» в папке «2102» (File Save As… впечатать имя сохраняемого файла, например «W2_ s_2d(И-НЕ).ewb» нажать кнопку «Сохранить» при помощи левой клавиши мыши.

5.3. Проверить соответствие открытой схемы в окне программы Electronics Workbench схеме установки на рис. 6.6. В случае отличий внести коррективы.

5.4. Включить лабораторную установку, используя переключатель в правом верхнем углу окна программы Electronics Workbench v.5.12.

5.5. Зафиксировать и отметить на графиках рис. 6.7 логические уровни выходных сигналов Q и Q триггера при различных комбинациях логических сигналов на информационном D и синхровходе C. Комбинации входных сигналов набирать при помощи ключей SB1 SB2 последовательно в соответствии с временными диаграммами на рис. 6.7.

D t С t Q t Q t Q t _ Q t Рис. 6.7. Временные диаграммы работы динамического D - триггера.

5.6. Проанализировать полученные данные и получить ответы на следующие вопросы:

Pages:     | 1 |   ...   | 5 | 6 || 8 | 9 |






















© 2011 www.dissers.ru - «Бесплатная электронная библиотека»

Материалы этого сайта размещены для ознакомления, все права принадлежат их авторам.
Если Вы не согласны с тем, что Ваш материал размещён на этом сайте, пожалуйста, напишите нам, мы в течении 1-2 рабочих дней удалим его.