WWW.DISSERS.RU

БЕСПЛАТНАЯ ЭЛЕКТРОННАЯ БИБЛИОТЕКА

   Добро пожаловать!


Pages:     | 1 |   ...   | 4 | 5 || 7 | 8 |   ...   | 9 |

DD_ S Q T S _ _ Q R R Рис. 5.1. УГО асинхронного RS - триггера с инверсными входами Таблица 5.Установившееся логическое Подаваемая логическая комбинация состояние на выходах после информационных сигналов подачи информационных (момент времени t) сигналов (момент времени t+1) t+Qt +1 Q S R 0 1 1 1 0 0 t 1 Qt Q 0 0 1 Закон функционирования RS - триггера описывается таблицей t истинности (табл. 5.1). В ней через Qt и Q обозначены выходные логические уровни сигналов триггера до установки комбинации t+входных сигналов, а через Qt+1 и Q – состояние триггера после установки указанной комбинации входных сигналов. В последней строке на прямом и инверсном выходах триггера устанавливаются единичные уровни, что недопустимо. Для RS - триггера с инверсными входами комбинация R = 0, S = 0 является запрещенной.

Для исключения ложных срабатываний применяют синхронные триггеры, у которых изменение выходных состояний происходит в момент подачи специальных синхроимпульсов. Эти синхроимпульсы подаются после завершения переходных процессов в схемах формирования входных управляющих сигналов триггера. Вход C, на который подаются синхроимпульсы называют синхровходом (иногда его называют тактовым входом). УГО синхронного RS - триггера с прямыми входами показано на рис. 5.2.

DDS Q T S C C _ R Q R Рис. 5.2. УГО синхронного статического RS - триггера с прямыми входами Таблица 5.Установившееся логическое соПодаваемая логическая комбинация стояние на выходах после подачи входных сигналов входных сигналов (момент времени t) (момент времени t+1) t +C S Qt +1 Q R t 0 Х Х Qt Q t 1 0 Qt Q 1 0 1 0 1 1 0 1 1 1 1 1 Этот триггер изменяет выходное состояние под воздействием входных информационных сигналов при активном потенциале на синхровходе "C ", поэтому триггеры такого класса называют "синхронными триггерами, управляемыми потенциалом" (или однотактными триггерами). Закон функционирования синхронного RS -триггера с прямыми входами описывается табл. 5.2. Первая строка таблицы состояний синхронного RS –триггера соответствует режиму хранения. Последняя – запрещенной комбинации. Х– означает любой логический уровень сигнала.

Динамическими триггерами называют синхронные триггеры, управляемые фронтом либо срезом синхроимпульсов. Их называют также двухтактными триггерами, поскольку процесс изменения их состояния происходит за два такта.

Любой динамический триггер состоит из двух однотактных синхронных триггеров – ведущего (master) и ведомого (slave). Установка состояния ведущего триггера происходит в первом такте (например, при высоком уровне сигнала на синхровходе C ). Установка ведомого – во втором такте, например, после изменения уровня сигнала на синхровходе C с высокого на низкий. В ведомый триггер перезаписывается состояние ведущего триггера.

К числу динамических триггеров относится, исследуемый в настоящей лабораторной работе, JK -триггер. Его условное графическое изображение приведено на рис. 5.3. Закон функционирования JK -триггера описывается табл. 5.3.

Изменение либо подтверждение состояния триггеров происходят по срезу синхроимпульса (это показывает косая черта на синхровходе C и знак « » в таблице истинности).

В JK -триггере, по сравнению с синхронным RS -триггером, устранена неопределенность состояния при подаче на его информационные входы ( J и K ) активных уровней сигнала (сравните последние строки табл. 5.2 и табл. 5.3). JK -триггер в этой ситуации инвертирует свое выходное состояние по каждому фронту сигнала (в данном случае по спадающему) на синхровходе C. Т.е. он работает как счетный T -триггер.

JK -триггер называют универсальным, поскольку путем коммутации выводов его можно превратить в любой другой тип триггера: RS, D или T.

DDQ J TT J C C _ Q K K Рис. 5.3. УГО JK -триггера.

Таблица. 5.Установившееся логическое соПодаваемая логическая комбинация стояние на выходах после подачи входных сигналов входных сигналов (момент времени t) (момент времени t+1) t +C J Qt +1 Q K t 0 Х Х Qt Q t 1 Х Х Qt Q t 0 Qt Q 0 1 0 1 0 1 t 1 Qt Q Модельный эксперимент Цель работы 1. Приобрести навыки моделирования и экспериментального исследования с помощью пакета программ Electronics Workbench:

1.1. Асинхронного RS - триггера с инверсными входами на базовых логических элементах 2И-НЕ TTL - логики.

1.2. Статического синхронного RS -триггера с прямыми входами на базовых логических элементах 2И-НЕ TTL- логики.

1.3. JK -триггера на базовых логических элементах И-НЕ TTL- логики.

2. Закрепить теоретические знания, полученные на лекциях и самостоятельных занятиях.

Программное обеспечение, приборы и элементы 1. Пакет моделирующих программ Electronics Workbench v.5.12, работающих в среде операционной системы Windows 98, Windows XP или Windows 2000. Путь запуска программы Electronics Workbench: «рабочий стол Windows» папка «Учебный процесс» ярлык.

2.Файл s_2jk(И-НЕ).ewb со схемой установки для исследования JK - триггера.

3. Файл RS+JK.ewb с набором приборов и элементов для выполнения лабораторной работы «Исследование RS и JK триггеров».

4. Двухвходовые и трехвходовые логические элементы 2И-НЕ TTL-логики типа TTL и TTL*. Путь выбора:

и 3И-НЕ группа логических компонентов Logic Gates 2-Input NAND Gate Library «Dor1» models «TTL» и «TTL*».

5. Источник питания «логическая единица» +Vcc, выдающий напряжение +5В. Путь выбора: группа компонентов источников Sources +Vcc Voltage Source) 6. Переключатели, управляемые назначенными клавишами. Путь выбора: Группа базовых компонентов Basic Switch.

7. Логические пробники, с напряжением срабатывания 2,В, что соответствует минимальному значению сигнала логической единицы цифровых интегральных микросхем TTL-логики. Путь выбора: группа компонентов индикаторные приборы Indicators Red Probe.

8. Заземление. Путь выбора: группа компонентов источников Sources Ground.

Программа работы 1. Изучить подлежащие исследованиям схемы триггеров лабораторной установки.

2. Ознакомиться с типами и моделями элементов, применяемых в схемах триггеров, уяснить пути их выбора и задания параметров.

3. На рабочем поле программы Electronics Workbench v.5.12 собрать схему и произвести исследование асинхронного RS -триггера с инверсными входами, реализованного на двух логических элементах 2И-НЕ.

4. На рабочем поле программы Electronics Workbench v.5.12 собрать схему и произвести исследование статического синхронного RS -триггера с прямыми входами, реализованного на четырех логических элементах 2И-НЕ.

5. На рабочем поле программы Electronics Workbench v.5.12 собрать схему и произвести исследование JK -триггера, реализованного на семи логических элементах 2И-НЕ и двух элементах 3И-НЕ.

Порядок проведения работы 1. Ознакомиться с методическими указаниями по выполнению работы и правилами техники безопасности.

2. Расписаться в журнале по технике безопасности и получить разрешение на проведение лабораторной работы.

3. Запустить программу Electronics Workbench щелчком мыши по ее ярлыку, находящемуся на рабочем столе компьютера в папке «Учебный процесс».

4. На рабочем поле программы Electronics Workbench v.5.12 собрать схему лабораторной установки для исследования асинхронного RS -триггера с инверсными входами, реализованного на двух логических элементах 2И-НЕ (см. рис. 5.4).

Модели логических элементов (в соответствии со схемой TTL или TTL*) выбрать из библиотеки Dor1 во вкладке Models их свойств (2-Input NAND Gate Properties).

Задать управляющие клавиши для ключей SB1 и SB2. Для этого поочерёдно войти в их диалоговые окна Switch Properties и в окошке Key вкладки Value задать управляющие клавиши «S » для ключа SB1 и «R » для ключа SB2. Теперь клавишами S и R можно замыкать и размыкать соответствующие им ключи.

Рис. 5.4. Схема установки для исследования асинхронного RS -триггера с инверсными входами 5. Провести исследования работы асинхронного RS -триггера с инверсными входами, реализованного на двух логических элементах 2И-НЕ (см. рис. 5.4).

5.1. Включить лабораторную установку, используя переключатель в правом верхнем углу окна программы Electronics Workbench v.5.12.

5.2. Зафиксировать и отметить на графиках рис. 5.5 логические уровни выходных сигналов Q и Q триггера при различных комбинациях логических сигналов на входах установки S и сброса R.

Красный цвет индикаторов соответствует высокому уровню напряжения (+5В – уровень логической единицы), а белый – низкому (0В – логический ноль). Комбинации входных сигналов набирать при помощи ключей SB1 и SB2 последовательно в соответствии с временными диаграммами на рис. 5.5.

_ S t _ R t Q t _ Q t Рис. 5.5. Временные диаграммы работы асинхронного RS -триггера с инверсными входами 5.3. Заполнить по результатам эксперимента таблицу истинности асинхронного RS -триггера с инверсными входами (табл. 5.4) для чего проанализировать временные диаграммы и получить ответы на следующие вопросы:

• При каких логических уровнях информационных сигналов асинхронный RS -триггер с инверсными входами устанавливается в единичное состояние • При каких логических уровнях информационных сигналов асинхронный RS -триггер с инверсными входами устанавливается в нулевое состояние • Какая комбинация входных информационных сигналов является запрещенной для асинхронного RS-триггера с инверсными входами • При каких логических уровнях информационных сигналов асинхронный RS -триггер с инверсными входами осуществляет сохранение своего состояния 5.4. Завершить работу, закрыв программу Electronics Workbench не сохраняя файлов с результатами моделирования. (File Revert to Saved…. ОК) Таблица 5.Установившееся логическое Подаваемая логическая комбинация состояние на выходах после входных сигналов подачи входных сигналов (момент времени t) (момент времени t+1) t+Qt +1 Q S R 0 1 1 0 Рис. 5.6. Схема установки для исследования статического синхронного RS - триггера с прямыми входами 6. Провести исследования работы статического синхронного RS -триггера с прямыми входами, реализованного на четырех логических элементах 2И-НЕ.

Схема моделируемой установки приведена на рис. 5.6. На логических элементах DD3 и DD4 выполнен RS -триггер с инверсными входами. Логические элементы DD1 и DD2 играют роль инвертирующих цифровых ключей, управляющих подачей сигналов сброса и установки на информационные входы триггера. При C = 0 эти ключи закрыты.

Для проведения исследований выполнить следующую последовательность действий:

6.1. Собрать лабораторную установку в соответствии со схемой на рис. 5.6. Выбор элементов схемы и установку их параметров произвести, как указано в п.4.

6.2. Включить лабораторную установку, используя переключатель в правом верхнем углу окна программы Electronics Workbench v.5.12.

S t R t С t Q t _ Q t Рис. 5.7. Временные диаграммы работы статического синхронного RS -триггера с прямыми входами 6.3. Зафиксировать и отметить на графиках рис. 5.7 логические уровни выходных сигналов Q и Q триггера при различных комбинациях логических сигналов на входах установки S и сброса R.

Комбинации входных сигналов набирать при помощи ключей SB1, SB2 и SB3 последовательно в соответствии с временными диаграммами на рис. 5.7.

Примечание.

При уровне синхросигнала C = 0 необходимо убедиться, что ни при какой комбинации на информационных входах R и S триггера не происходит изменений его состояния.

6.4. Заполнить по результатам эксперимента таблицу истинности синхронного RS -триггера с прямыми входами (табл. 5.5) для чего проанализировать временные диаграммы и получить ответы на следующие вопросы:

• При каких логических уровнях информационных сигналов статический синхронный RS -триггер с прямыми входами устанавливается в единичное состояние • При каких логических уровнях информационных сигналов статический синхронный RS -триггер с прямыми входами устанавливается в нулевое состояние • Какая комбинация входных информационных сигналов является запрещенной для статического синхронного RS-триггера с прямыми входами • При каких логических уровнях информационных сигналов RS -триггер осуществляет сохранение своего состояния Таблица 5.Установившееся логическое Подаваемая логическая комбинация состояние на выходах после входных сигналов подачи входных сигналов (момент времени t) (момент времени t+1) t+Qt +1 Q C S R 0 Х Х 1 0 1 0 1 1 1 1 6.5. Завершить работу, закрыв программу Electronics Workbench не сохраняя файлов с результатами моделирования. (File Revert to Saved…. ОК) 7. Провести исследования работы JK -триггера, реализованного на семи двухвходовых логических элементах 2И-НЕ и двух трехвходовых логических элементах 3И-НЕ.

Схема моделируемой установки с JK -триггером приведена на рис. 5.8. В ней имеется два синхронных RS -триггера с прямыми входами. На элементах DD1...DD4 реализован ведущий триггер (master), а на элементах DD5...DD8– ведомый (slave). Запись в ведущий триггер происходит по высокому логическому уровню сигнала на синхровходе (C =1). В это время ведомый триггер сохраняет свое состояние вследствие закрытых ключей DD5, DD6.

Рис. 5.8. Схема установки для исследования JK - триггера.

При изменении сигнала на синхровходе C на противоположное (1 0) ведущий триггер переходит в режим хранения, так как закрываются ключи DD1, DD2. В это же время, благодаря открытию ключей DD5, DD6, происходит перезапись выходных сигналов ведущего триггера в ведомый. Последующее изменение уровня логического сигнала на синхровходе C с нуля на единицу (0 1) переводит ведомый триггер в режим хранения, а ведущий – в режим записи. Если на входах J и K присутствует логическая единица, то при изменении сигнала на синхровдоде C с единицы на ноль происходит инвертирование состояния ведомого триггера (на DD5...DD8).

Для проведения исследований выполнить следующую последовательность действий:

7.1. Из программы Electronics Workbench открыть файл «s_2jk(И-НЕ).ewb» со схемой установки для исследования JK - триггера. Путь открытия файла: File Open в открывшемся окне «Open Circuit File» двойным щелчком левой клавиши мыши открыть папку «2102» выбрать файл «s_2jk(И-НЕ).ewb» нажать кнопку «Открыть».

7.2. Сохранить открытый файл под именем «№ компьютера_s_2jk(И-НЕ).ewb» в папке «2102» (File Save As… впечатать имя сохраняемого файла, например «W2_ s_2jk(И-НЕ).ewb» нажать кнопку «Сохранить» при помощи левой клавиши мыши.

7.3. Проверить соответствие открытой схемы в окне программы Electronics Workbench схеме установки на рис. 5.8. В случае отличий внести коррективы.

Примечание При отсутствии файла с готовой схемой выбор моделей элементов схемы и установку их параметров производить по аналогии с п. 4.

Так как в библиотеке компонентов нет пиктограммы трехвходового логического элемента 3И-НЕ, то необходимо сделать следующее:

- На панели компонентов открыть группу логических цифровых микросхем - Logic Gates.

- Перетащить на рабочее поле элемент 2И-НЕ (2-Input NAND Gate) и двойным щелчком левой клавиши мыши вызвать его диалоговое окно 2-Input NAND Gate Properties (см. рис. 5.9).

- Открыть вкладку Numder of Inputs и установить переключатель в положение 3.

- Открыть вкладку Library, выделить библиотеку Dor1, а в окошке Models –TTL* (для DD1) и. TTL (для DD2 ).

- Открыть вкладку Label и в окошке Label впечатать буквенноцифровое обозначение элемента на схеме DD1 (или DD2 для второго элемента).

- Щелкнуть по кнопке OK при помощи левой клавиши мыши и тем самым закрыть диалоговое окно свойств элемента.

Рис. 5.9. Диалоговое окно 2-Input NAND Gate Properties 7.4. Включить лабораторную установку, используя переключатель в правом верхнем углу окна программы Electronics Workbench v.5.12.

7.5. Зафиксировать и отметить на графиках рис. 5.10 логические уровни выходных сигналов Q1, Q1, Q и Q триггера при различных комбинациях логических сигналов на информационных J и K входах и синхровходе C. Комбинации входных сигналов набирать при помощи ключей SB1, SB2 и SB3 последовательно в соответствии с временными диаграммами на рис. 5.10.

J t K t С t Q t Q t Q t _ Q t Рис. 5.10. Временные диаграммы работы JK - триггера.

7.6. Проанализировать полученные данные и получить ответы на следующие вопросы:

Pages:     | 1 |   ...   | 4 | 5 || 7 | 8 |   ...   | 9 |






















© 2011 www.dissers.ru - «Бесплатная электронная библиотека»

Материалы этого сайта размещены для ознакомления, все права принадлежат их авторам.
Если Вы не согласны с тем, что Ваш материал размещён на этом сайте, пожалуйста, напишите нам, мы в течении 1-2 рабочих дней удалим его.